从科学证据走向开源芯片。
在一个可追溯的工作区里，连接文献、专利、材料、光刻、量测、实验、器件物理、电路、RTL、验证和基于公开 PDK 的物理实现。
证据收集
实验规划
RTL 架构与验证
示例研究
从“微型 AI 引擎”到真实综合出的层次结构。
这项研究一眼就能看懂：数字在网格中流动。但它覆盖了开源芯片设计真正落地所需的基本功：接口、有符号运算、累加位宽、复位、数据传递时序、lint 检查、综合、溯源记录，以及如实说明的实现边界。
16
并行处理单元
综合后保留的 4 × 4 脉动阵列层次
16 MAC/周期
架构峰值并行度
波前填满阵列之后
64 / 64
与参考输出一致
独立周期模型对比整数参考结果
12,961
Yosys 通用逻辑单元
时序单元 937 个，组合单元 12,024 个
01
设计需求从一个好理解的芯片想法开始
设计目标是一个微型 AI 推理引擎：让多个小型处理单元并行工作，完成两个有符号 4 × 4 整数矩阵的乘法。
02
架构设计数据流
有符号 INT8 激活值横向流动，有符号 INT8 权重纵向流动，每个处理单元把乘积累加到 24 位结果中。
03
数值模型让波前看得见
周期级模型展示 64 次乘累加运算如何沿对角线扫过整个阵列，并用四组矩阵与整数参考结果比对。
04
定点修正让检查关卡发现真实缺陷
第一次托管 lint 检查因两处多余的无符号比较而中止。Vicena 保留了失败记录，只删掉这两处比较，架构保持不变。
05
托管计算综合修正后的 RTL
Verilator 5.032 通过 lint 检查，Yosys 0.52 报告检查问题为零，托管综合得到的网表保留了全部 16 个具名处理单元实例。
06
设计证据检查实际综合出的结果
层次结构、网表、通用逻辑单元构成、校验和、评分卡和完整的计算任务溯源都保留下来，供评审和下一阶段实现使用。
真实工作流产出
架构、行为和网表讲的是同一件事。
笔记本先从便于人理解的芯片模型讲起，再把并行波前画出来、核对算术参考结果，最后给出从托管 Yosys 网表解析出的图表。
由 16 个协同处理单元组成的微型 AI 引擎
激活值和权重沿不同方向输入。每个处理单元执行有符号 8 × 8 乘累加运算，并保留 24 位结果。
计算像波一样推进
时序图把并发过程具体呈现出来：四个内积穿过每一行和每一列，同时活跃的对角线在阵列中向前推进。
周期模型结果全部一致
四组矩阵用例（包括有符号极值）与整数参考结果 64 项完全一致。这是周期模型证据，不是 RTL 仿真。
托管综合的网表保留了完整阵列
真实网表包含顶层控制器、结果总线和 16 个分层的 systolic_pe_8x24 实例，而不是一张拍平的概念图。
实际综合出的逻辑构成
图表解析自托管综合的 netlist.json：共 12,961 个工艺无关单元，其中时序单元 937 个，组合单元 12,024 个。
一张评分卡，连接设计意图与证据
架构、运算位宽、复位行为、数值参考、lint 检查、综合、层次结构、单元数量、计算任务 ID 和科学边界都汇总在一起。
贯通的研发工作流
研究问题、工艺证据和设计产出始终相互关联。
半导体开发远不止 RTL。Vicena 可以把光刻、量测、缺陷、材料、实验、器件物理、电路和芯片实现串联起来，同时不夸大任何单一工作流所能证明的结论。
光刻工艺开发
分析焦距—曝光矩阵、Bossung 曲线、工艺窗口、CD 响应、随机波动，并确定下一轮 DOE 试验点。
晶圆图与量测数据分析
把晶圆级特征分解为径向趋势、残差、曝光场效应、离群点、CDU、套刻、膜厚和缺陷分布。
缺陷与失效分析
对缺陷形貌聚类，把工艺变更与失效假设关联起来，并给出有针对性的下一轮测试计划供评审。
材料与工艺化学
从相容性、残留风险、释气隐患、溶解性、危险性、工艺性能和支撑证据等方面筛选候选材料。
空间像与光刻胶轮廓建模
研究图形几何、光源假设、阈值行为、成像轮廓和边缘斜率如何影响光刻决策。
随机波动与稳健性
可视化线边缘集合、CD 分布、工艺不确定性，以及对焦距、剂量和材料波动的稳健性。
科学计算软件包
支撑数字设计、物理实现与器件设计的科学计算软件包。
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Icarus Verilog
12
RTL 仿真
编译 Verilog 和 SystemVerilog 测试平台，用 vvp 运行，并生成可查看的 VCD 波形。
官方项目 -
Verilator
5.032
SystemVerilog 代码检查
在综合或实现前发现语法、位宽、符号性、不可达逻辑和其他 RTL 问题。
官方项目 -
Yosys
0.52
逻辑综合
将 RTL 转化为工艺无关网表，并报告层次结构、单元、存储器和结构检查。
官方项目 -
OpenROAD
公开 26Q3 工作台
RTL 到 GDS 物理设计
让合适的设计依次完成布图规划、布局、时钟树综合、布线、时序分析和基于公开 PDK 的实现。
官方项目 -
KLayout
版图与 GDS 检查
生成并检查 GDS 版图，支持公开半导体平台上的物理验证工作。
官方项目 -
DEVSIM
2.10
半导体器件仿真
求解二极管、晶体管、材料、接触和电学特性的漂移扩散及相关器件方程。
官方项目
科研能力
一条从算法走向开源芯片的路径。
Vicena 可以串联多个开源设计层次，同时分清每一层能证明什么：数学参考、RTL 行为、逻辑综合、器件物理、电路和物理实现。
证据收集
把早期技术问题整理成带引用的文献简报、专利态势分析、材料对比和待解问题清单。
实验规划
把证据和假设转化为 DOE 表、量测计划、对照组、验收标准和下一轮测试建议。
RTL 架构与验证
开发 Verilog 设计，明确接口、复位行为和流水线，制定测试策略，完成 lint 检查并建立数值参考。
笔记本运行
用可复现的笔记本处理工艺窗口、晶圆图、缺陷指标、代理模型和数据分析，之后随时可以复查。
决策材料
生成技术简报、CSV 表格、图表、笔记本、相容性备忘录、方法草稿和可直接评审的报告。
开源逻辑综合
用托管的 Verilator 和 Yosys 工作流检查告警、层次结构、网表、通用单元和综合检查结果。
基于公开 PDK 的物理实现
把合适的设计推进到基于 OpenROAD 的布图规划、布局、布线、时序分析、DRC/LVS，以及可复现的 RTL-to-GDS 研究。
器件与电力电子研究
把 DEVSIM 器件模型、ngspice 电路、控制电路和开源半导体工作流连接起来，同时不混淆各自的证据层级。
证据规范
修正过程本身也是记录的一部分。
量产级设计不等于没有告警，而是能在真实问题上及时停下，只做证据支持的修改，并保留审查决策所需的成功与失败记录。
科学边界
综合后的 RTL 不等于制造出来的芯片
从你的设计开始
你的下一颗开源芯片要做什么？
描述功能行为和约束条件。Vicena 会梳理设计结构、选择合适的开源工作流，并让每一层验证都清楚可见。