01
设计说明从易于理解的芯片想法开始
设计目标是一颗微型 AI 推理引擎：在多个小型处理单元并行工作的同时，对两个有符号 4 × 4 整数矩阵做乘法。
半导体研发与设计 · Vicena Compute 测试版
从科学证据走向开放芯片。
在一个可追溯工作区中连接文献、专利、材料、光刻、计量、实验、器件物理、电路、RTL、验证和公开 PDK 实现。
证据输入
实验规划
RTL 架构与验证
4 × 4 脉动阵列 · 真实托管综合
示例研究
从“微型 AI 引擎”到真实综合层次结构。
这项研究一眼就能理解——数字在网格中流动——同时覆盖真正开放芯片设计所需的规范：接口、有符号运算、累加位宽、复位、数据流时序、代码检查、综合、来源记录和诚实的实现边界。
16
并行处理单元
保留的 4 × 4 脉动层次结构
16 MAC/cycle
架构峰值并行度
波前填满阵列之后
64 / 64
参考输出匹配
独立周期模型对比整数参考
12,961
Yosys 通用逻辑单元
937 个时序单元和 12,024 个组合单元
02
架构设计数据流动
有符号 INT8 激活值横向移动，有符号 INT8 权重纵向移动，每个处理单元把结果累加到 24 位输出中。
03
数值模型让波前变得可见
周期模型展示 64 次乘加运算如何沿对角线扫过阵列，并用四组矩阵对比整数参考。
04
定向修正让质量门槛发现真实缺陷
第一次托管代码检查因两处多余的无符号比较而停止。Vicena 保留失败记录，只移除这两处比较，并保持架构不变。
05
托管计算综合修正后的 RTL
Verilator 5.032 通过代码检查，Yosys 0.52 报告零个检查问题，托管网表保留了全部 16 个命名处理单元实例。
06
设计证据检查真正构建出的内容
层次结构、网表、通用逻辑单元构成、校验和、评分卡和准确作业来源均可用于复查和下一实施阶段。
真实工作流工件
架构、行为和网表讲述同一个故事。
笔记本从便于理解的芯片模型开始，让并行波前变得可见，检查算术参考，并以托管 Yosys 网表解析出的图表结束。
可追溯输出
由 16 个协同处理器组成的微型 AI 引擎
激活值和权重沿不同轴输入。每个处理单元执行有符号 8 × 8 乘加运算并保留 24 位结果。
计算像波一样传播
时序图把并发变得具体：四个内积穿过每一行和每一列，同时活动对角线在阵列中推进。
每个周期模型结果都匹配
四组矩阵案例（包括有符号极值）与整数参考得到 64 个完全匹配结果。这是周期模型证据，不是 RTL 模拟。
托管网表保留了完整阵列
真实网表包含顶层控制器、结果总线和 16 个分层 systolic_pe_8x24 实例，而不是扁平化的概念图。
真实综合逻辑构成
图表解析自托管 netlist.json：共 12,961 个工艺无关单元，其中 937 个时序单元、12,024 个组合单元。
一张评分卡连接设计意图与证据
架构、算术位宽、复位行为、数值参考、代码检查、综合、层次结构、单元数量、作业 ID 和科学边界均保存在一起。
贯通的研发工作流
让研究问题、工艺证据和设计工件保持连接。
半导体开发不止于 RTL。Vicena 可以连接光刻、计量、缺陷、材料、实验、器件物理、电路和芯片实现，同时不夸大任何单一工作流所能证明的内容。
光刻工艺开发
分析焦距-曝光矩阵、Bossung 曲线、工艺窗口、CD 响应、随机波动和下一轮 DOE 点。
晶圆图和计量分析
把晶圆级信号分解为径向趋势、残差、场效应、离群点、CDU、套刻、膜厚和缺陷分布。
缺陷与失效分析
聚类缺陷形貌，把工艺变化连接到失效假设，并生成有针对性的下一轮测试计划供评审。
材料与工艺化学
筛选候选材料的相容性、残留风险、释气担忧、溶解性、危险性、工艺性能和支持证据。
空中像和光刻胶轮廓建模
探索图形几何、光源假设、阈值行为、印刷轮廓和边缘斜率如何影响光刻决策。
随机波动与鲁棒性
可视化线边集合、CD 分布、工艺不确定性，以及对焦距、剂量和材料变化的鲁棒性。
科学计算软件包
支撑数字设计、物理实现与器件设计的科学计算软件包。
-
Icarus Verilog
12
RTL 模拟
编译 Verilog 与 SystemVerilog 测试平台，通过 vvp 执行并生成可检查的 VCD 波形。
官方项目 -
Verilator
5.032
SystemVerilog 代码检查
在综合或实现前发现语法、位宽、符号性、不可达逻辑和其他 RTL 问题。
官方项目 -
Yosys
0.52
逻辑综合
将 RTL 转化为工艺无关网表，并报告层次结构、单元、存储器和结构检查。
官方项目 -
OpenROAD
public 26Q3 workbench
RTL 到 GDS 物理设计
将合适设计推进到布图规划、布局、时钟树综合、布线、时序和公开 PDK 实现。
官方项目 -
KLayout
版图与 GDS 检查
生成并检查 GDS 版图，支持公开半导体平台上的物理验证工作。
官方项目 -
DEVSIM
2.10
半导体器件模拟
求解二极管、晶体管、材料、接触和电学特性的漂移扩散及相关器件方程。
官方项目
科学能力
从算法走向开放芯片的路径。
Vicena 可以连接多个开源设计层，同时区分各自的证据范围：数学参考、RTL 行为、逻辑综合、器件物理、电路和物理实现。
证据输入
把早期技术问题转化为带引用的文献简报、专利格局、材料比较和开放问题清单。
实验规划
把证据和假设转化为 DOE 表、计量计划、对照、验收标准和下一轮测试建议。
RTL 架构与验证
开发 Verilog 设计、明确接口、复位行为、流水线、测试策略、代码检查和数值参考。
笔记本执行
使用可复现笔记本处理工艺窗口、晶圆图、缺陷指标、代理模型和之后可检查的数据分析。
决策工件
生成技术简报、CSV 表格、图、笔记本、相容性备忘录、方法草稿和可供评审的报告。
开源逻辑综合
使用托管 Verilator 和 Yosys 工作流检查警告、层次结构、网表、通用单元和综合检查结果。
公开 PDK 实现
将合适设计扩展到基于 OpenROAD 的布图规划、布局、布线、时序、DRC/LVS 和可复现 RTL-to-GDS 研究。
器件与电力电子研究
连接 DEVSIM 器件模型、ngspice 电路、控制电子学和开放半导体工作流，同时不混淆各层证据。
证据规范
修正本身也是记录的一部分。
生产级设计并不意味着没有警告，而是能够在真实问题上停止，只进行证据支持的修改，并保留审计决策所需的成功和失败工件。
成功的托管综合为 Vicena 作业 lca3fe665ef84a8617eb71ce8b3b61df0f。
Verilator 5.032 通过代码检查；Yosys 0.52（fee39a3284c90249e1d9684cf6944ffbbcbb8f90）完成且检查问题为零。
已取回托管 netlist.json 和 netlist.v，并记录 SHA-256 校验和。
第一次代码检查失败仍保留在来源记录中，最终笔记本明确标出两行修正，而不是抹去迭代。
科学边界
综合后的 RTL 并不等于制造出的芯片。
! 64 个完全匹配来自独立 Python 周期模型，并非托管 RTL 模拟或形式等价证明。
! 报告的单元是工艺无关的 Yosys 逻辑单元，而不是已表征标准单元面积。
! 本研究未使用公开 PDK、Liberty 时序库、布图规划、布局、布线、提取、静态时序分析、DRC/LVS 或功耗分析。
! 本研究不对时钟频率、时序收敛、功耗、物理面积、可制造性、芯片良率或流片准备度作出声明。
从你的设计开始
你的下一颗开放芯片应该做什么？
描述行为和约束。Vicena 可以组织设计、选择合适的开放工作流，并让每一层验证保持可见。