De la evidencia científica al silicio abierto.
Conecta literatura, patentes, materiales, litografía, metrología, experimentos, física de dispositivos, circuitos, RTL, verificación e implementación con PDK públicos en un espacio de trabajo trazable.
Entrada de evidencia
Planificación experimental
Arquitectura y verificación RTL
Estudio de ejemplo
De “pequeño motor de IA” a una jerarquía sintetizada real.
El estudio se entiende de un vistazo —los números fluyen por una rejilla—, pero ejercita las disciplinas que hacen real el diseño abierto de chips: interfaces, aritmética con signo, ancho de acumulación, reset, temporización del movimiento de datos, lint, síntesis, procedencia y límites de implementación honestos.
16
Elementos de procesamiento en paralelo
Jerarquía sistólica de 4 × 4 conservada
16 MAC/ciclo
Paralelismo arquitectónico máximo
Una vez que el frente de onda llena la matriz
64 / 64
Salidas de referencia coincidentes
Modelo de ciclos independiente frente a la referencia entera
12.961
Celdas genéricas de Yosys
937 secuenciales y 12.024 combinacionales
01
Encargo de diseñoEmpieza con una idea de chip reconocible
El encargo es un pequeño motor de inferencia de IA: multiplicar dos matrices enteras con signo de 4 × 4 mientras muchos elementos de procesamiento pequeños trabajan en paralelo.
02
ArquitecturaDiseña el movimiento de datos
Las activaciones INT8 con signo se mueven en horizontal, los pesos INT8 con signo en vertical, y cada elemento de procesamiento acumula en un resultado de 24 bits.
03
Modelo numéricoHaz visible el frente de onda
Un modelo de ciclos muestra 64 operaciones de multiplicación-acumulación barriendo la matriz en diagonal y contrasta cuatro matrices con una referencia entera.
04
Corrección dirigidaDeja que el control encuentre un defecto real
El primer lint gestionado se detuvo por dos comparaciones sin signo redundantes. Vicena conservó el fallo, eliminó solo esas comparaciones y dejó la arquitectura sin cambios.
05
Cómputo gestionadoSintetiza el RTL corregido
Verilator 5.032 superó el lint, Yosys 0.52 no informó de ningún problema de comprobación y la netlist gestionada conservó las 16 instancias con nombre de elementos de procesamiento.
06
Evidencia de diseñoInspecciona lo que realmente se construyó
La jerarquía, la netlist, la composición de celdas lógicas genéricas, las sumas de comprobación, la ficha y la procedencia exacta del trabajo quedan disponibles para revisión y para la siguiente etapa de implementación.
Artefactos del flujo real
Arquitectura, comportamiento y netlist cuentan la misma historia.
El cuaderno comienza con el modelo comprensible del chip, hace visible el frente de onda paralelo, comprueba la referencia aritmética y termina con figuras extraídas de la netlist Yosys gestionada.
Un pequeño motor de IA hecho de 16 procesadores que cooperan
Las activaciones y los pesos entran por ejes distintos. Cada elemento de procesamiento realiza multiplicación-acumulación 8 × 8 con signo y conserva un resultado de 24 bits.
El cálculo avanza como una onda
El mapa temporal hace concreta la concurrencia: cuatro productos internos recorren cada fila y columna mientras la diagonal activa avanza por la matriz.
Cada resultado del modelo de ciclos coincidió
Cuatro casos de matrices —incluidos extremos con signo— produjeron 64 coincidencias exactas con la referencia entera. Es evidencia del modelo de ciclos, no simulación RTL.
La netlist gestionada conservó la matriz
La netlist real contiene un controlador superior, un bus de resultados y 16 instancias jerárquicas systolic_pe_8x24, no un dibujo conceptual aplanado.
Composición real de la lógica sintetizada
El gráfico se extrae del netlist.json gestionado: 12.961 celdas independientes de la tecnología, divididas en 937 secuenciales y 12.024 combinacionales.
Una ficha conecta la intención con la evidencia
La arquitectura, el ancho aritmético, el comportamiento del reset, la referencia numérica, el lint, la síntesis, la jerarquía, los recuentos de celdas, el ID del trabajo y los límites científicos permanecen juntos.
Flujos de I+D conectados
Las preguntas de investigación, la evidencia de proceso y los artefactos de diseño permanecen conectados.
El desarrollo de semiconductores abarca mucho más que RTL. Vicena puede mantener conectados litografía, metrología, defectos, materiales, experimentos, física de dispositivos, circuitos e implementación del chip sin exagerar lo que demuestra cada flujo.
Desarrollo de procesos de litografía
Analiza matrices de foco-exposición, curvas de Bossung, ventanas de proceso, respuesta de CD, variabilidad estocástica y los siguientes puntos DOE.
Mapas de oblea y analítica metrológica
Descompone las firmas a nivel de oblea en tendencias radiales, residuos, efectos de campo, valores atípicos, CDU, overlay, espesor de película y distribuciones de defectos.
Análisis de defectos y fallos
Agrupa morfologías de defectos, conecta cambios de proceso con hipótesis de fallo y prepara planes de pruebas dirigidos para su revisión.
Materiales y química de procesos
Evalúa candidatos por compatibilidad, riesgo de residuos, desgasificación, solubilidad, peligros, rendimiento de proceso y evidencia de apoyo.
Modelado de imagen aérea y contorno de resina
Explora cómo la geometría del patrón, los supuestos de la fuente, el comportamiento del umbral, los contornos impresos y la pendiente del borde afectan a las decisiones de litografía.
Variabilidad estocástica y robustez
Visualiza conjuntos de bordes de línea, distribuciones de CD, incertidumbre de proceso y robustez frente a variaciones de foco, dosis y material.
Paquetes científicos
Los paquetes científicos detrás del diseño digital, físico y de dispositivos.
-
Icarus Verilog
12
Simulación RTL
Compila bancos de pruebas de Verilog y SystemVerilog, los ejecuta con vvp y genera formas de onda VCD inspeccionables.
Proyecto oficial -
Verilator
5.032
Análisis lint de SystemVerilog
Encuentra problemas de sintaxis, anchura, signo, lógica inalcanzable y otros fallos RTL antes de síntesis o implementación.
Proyecto oficial -
Yosys
0.52
Síntesis lógica
Transforma RTL en netlists independientes de la tecnología e informa de la jerarquía, las celdas, las memorias y las comprobaciones estructurales.
Proyecto oficial -
OpenROAD
banco de trabajo público 26Q3
Diseño físico de RTL a GDS
Lleva los diseños adecuados por floorplanning, colocación, síntesis del árbol de reloj, enrutado, temporización e implementación con PDK públicos.
Proyecto oficial -
KLayout
Inspección de layout y GDS
Genera e inspecciona layouts GDS y apoya la verificación física en plataformas públicas de semiconductores.
Proyecto oficial -
DEVSIM
2.10
Simulación de dispositivos semiconductores
Resuelve las ecuaciones de deriva-difusión y otras ecuaciones de dispositivo para diodos, transistores, materiales, contactos y características eléctricas.
Proyecto oficial
Capacidades científicas
Un camino de los algoritmos hacia el silicio abierto.
Vicena puede conectar varias capas de diseño de código abierto manteniendo separadas sus afirmaciones: referencia matemática, comportamiento RTL, síntesis lógica, física de dispositivos, circuitos e implementación física.
Entrada de evidencia
Convierte preguntas técnicas tempranas en informes de literatura citados, mapas de patentes, comparaciones de materiales y listas de preguntas abiertas.
Planificación experimental
Convierte evidencia e hipótesis en tablas DOE, planes de metrología, controles, criterios de aceptación y recomendaciones para las siguientes pruebas.
Arquitectura y verificación RTL
Desarrolla diseños Verilog, interfaces explícitas, comportamiento de reset, pipelines, estrategias de prueba, comprobaciones de lint y referencias numéricas.
Ejecución de cuadernos
Usa cuadernos reproducibles para ventanas de proceso, mapas de oblea, métricas de defectos, modelos sustitutos y análisis de datos que puedan inspeccionarse más tarde.
Artefactos de decisión
Genera informes técnicos, tablas CSV, figuras, cuadernos, notas de compatibilidad, borradores de métodos e informes listos para revisión.
Síntesis lógica de código abierto
Usa flujos gestionados de Verilator y Yosys para inspeccionar avisos, jerarquía, netlists, celdas genéricas y comprobaciones de síntesis.
Implementación con PDK públicos
Lleva los diseños adecuados hacia floorplanning, colocación, enrutado, temporización, DRC/LVS y estudios RTL a GDS reproducibles basados en OpenROAD.
Investigación de dispositivos y electrónica de potencia
Conecta modelos de dispositivos DEVSIM, circuitos ngspice, electrónica de control y flujos abiertos de semiconductores sin confundir sus niveles de evidencia.
Disciplina de evidencia
La corrección forma parte del registro.
La calidad de producción no es la ausencia de avisos. Es la capacidad de detenerse ante un problema real, cambiar solo lo que la evidencia respalda y conservar los artefactos exitosos y fallidos necesarios para auditar la decisión.
Límite científico
Un RTL sintetizado no es un chip fabricado.
Empieza con tu diseño
¿Qué debería hacer tu próximo chip abierto?
Describe el comportamiento y las restricciones. Vicena puede estructurar el diseño, elegir el flujo abierto adecuado y mantener visible cada capa de verificación.