01
Objetivo de diseñoEmpieza con una idea de chip reconocible
El objetivo es un pequeño motor de inferencia: multiplicar dos matrices enteras con signo de 4 × 4 mientras muchos elementos trabajan en paralelo.
I+D y diseño de semiconductores · Vicena Compute beta
De la evidencia científica al silicio abierto.
Conecta literatura, patentes, materiales, litografía, metrología, experimentos, física de dispositivos, circuitos, RTL, verificación e implementación con PDK públicos en un espacio trazable.
Entrada de evidencia
Planificación experimental
Arquitectura y verificación RTL
Arreglo sistólico 4 × 4 · síntesis gestionada real
Estudio de ejemplo
De “pequeño motor de IA” a una jerarquía sintetizada real.
El estudio se entiende de un vistazo —los números fluyen por una rejilla— pero ejercita las disciplinas del diseño abierto real: interfaces, aritmética con signo, ancho de acumulación, reset, temporización, lint, síntesis, procedencia y límites honestos.
16
Elementos de procesamiento paralelo
Jerarquía sistólica 4 × 4 conservada
16 MAC/cycle
Paralelismo arquitectónico máximo
Después de que el frente llene el arreglo
64 / 64
Salidas de referencia coincidentes
Modelo de ciclos independiente frente a referencia entera
12,961
Celdas genéricas de Yosys
937 secuenciales y 12.024 combinacionales
02
ArquitecturaDiseña el movimiento de datos
Las activaciones INT8 con signo se mueven horizontalmente, los pesos verticalmente y cada elemento acumula un resultado de 24 bits.
03
Modelo numéricoHaz visible el frente de onda
Un modelo de ciclos muestra 64 operaciones de multiplicación-acumulación barriendo el arreglo en diagonal y contrasta cuatro matrices con una referencia entera.
04
Corrección dirigidaDeja que el control encuentre un defecto real
El primer lint gestionado se detuvo por dos comparaciones sin signo redundantes. Vicena preservó el fallo, eliminó solo esas comparaciones y mantuvo la arquitectura.
05
Cómputo gestionadoSintetiza el RTL corregido
Verilator 5.032 superó el lint, Yosys 0.52 informó cero problemas y la netlist gestionada conservó las 16 instancias nombradas.
06
Evidencia de diseñoInspecciona lo que se construyó
La jerarquía, netlist, composición de celdas, sumas de verificación, ficha y procedencia exacta del trabajo quedan disponibles para revisión y la siguiente etapa.
Artefactos del flujo real
Arquitectura, comportamiento y netlist cuentan la misma historia.
El cuaderno comienza con el modelo comprensible del chip, hace visible el frente paralelo, verifica la referencia aritmética y termina con figuras extraídas de la netlist Yosys gestionada.
Resultados trazables
Un pequeño motor de IA con 16 procesadores cooperantes
Activaciones y pesos entran por ejes distintos. Cada elemento realiza multiplicación-acumulación 8 × 8 con signo y conserva un resultado de 24 bits.
El cálculo se mueve como una onda
El mapa temporal concreta la concurrencia: cuatro productos internos recorren cada fila y columna mientras la diagonal activa avanza.
Cada resultado del modelo de ciclos coincidió
Cuatro casos —incluidos extremos con signo— produjeron 64 coincidencias exactas. Es evidencia del modelo de ciclos, no simulación RTL.
La netlist gestionada conservó el arreglo
La netlist real contiene controlador superior, bus de resultados y 16 instancias jerárquicas systolic_pe_8x24, no un dibujo conceptual.
Composición real de lógica sintetizada
El gráfico procede de netlist.json gestionado: 12.961 celdas independientes de tecnología, 937 secuenciales y 12.024 combinacionales.
Una ficha conecta intención y evidencia
Arquitectura, ancho aritmético, reset, referencia numérica, lint, síntesis, jerarquía, recuentos, ID y límites científicos permanecen juntos.
Flujos de I+D conectados
Las preguntas, la evidencia de proceso y los artefactos de diseño permanecen conectados.
El desarrollo de semiconductores abarca más que RTL. Vicena conecta litografía, metrología, defectos, materiales, experimentos, física de dispositivos, circuitos e implementación sin exagerar lo que demuestra cada flujo.
Desarrollo de procesos de litografía
Analiza matrices foco-exposición, curvas de Bossung, ventanas de proceso, respuesta de CD, variabilidad estocástica y próximos puntos DOE.
Mapas de oblea y analítica metrológica
Descompone firmas de oblea en tendencias radiales, residuos, efectos de campo, valores atípicos, CDU, overlay, espesor de película y defectos.
Análisis de defectos y fallos
Agrupa morfologías de defectos, conecta cambios de proceso con hipótesis de fallo y prepara planes de pruebas dirigidos.
Materiales y química de procesos
Evalúa candidatos por compatibilidad, residuos, desgasificación, solubilidad, riesgos, rendimiento de proceso y evidencia.
Modelado de imagen aérea y contorno de resist
Explora cómo la geometría, la fuente, el umbral, los contornos impresos y la pendiente de borde afectan decisiones de litografía.
Variabilidad estocástica y robustez
Visualiza conjuntos de bordes de línea, distribuciones de CD, incertidumbre de proceso y robustez frente a foco, dosis y materiales.
Paquetes científicos
Los paquetes científicos detrás del diseño digital, físico y de dispositivos.
-
Icarus Verilog
12
Simulación RTL
Compila bancos Verilog y SystemVerilog, los ejecuta con vvp y produce ondas VCD inspeccionables.
Proyecto oficial -
Verilator
5.032
Análisis lint de SystemVerilog
Encuentra problemas de sintaxis, anchura, signo, lógica inalcanzable y otros fallos RTL antes de síntesis o implementación.
Proyecto oficial -
Yosys
0.52
Síntesis lógica
Transforma RTL en netlists independientes de tecnología e informa jerarquía, celdas, memorias y comprobaciones.
Proyecto oficial -
OpenROAD
public 26Q3 workbench
Diseño físico de RTL a GDS
Lleva diseños adecuados por floorplanning, colocación, árbol de reloj, enrutado, temporización e implementación con PDK públicos.
Proyecto oficial -
KLayout
Inspección de layout y GDS
Genera e inspecciona layouts GDS y apoya verificación física sobre plataformas públicas.
Proyecto oficial -
DEVSIM
2.10
Simulación de dispositivos semiconductores
Resuelve deriva-difusión y ecuaciones relacionadas para diodos, transistores, materiales, contactos y características eléctricas.
Proyecto oficial
Capacidades científicas
Un camino de algoritmos hacia silicio abierto.
Vicena conecta capas abiertas manteniendo separadas sus afirmaciones: referencia matemática, RTL, síntesis, física de dispositivos, circuitos e implementación física.
Entrada de evidencia
Convierte preguntas técnicas tempranas en informes citados, mapas de patentes, comparaciones de materiales y listas de preguntas abiertas.
Planificación experimental
Convierte evidencia e hipótesis en tablas DOE, planes de metrología, controles, criterios de aceptación y recomendaciones de próximas pruebas.
Arquitectura y verificación RTL
Desarrolla Verilog, interfaces explícitas, reset, canalizaciones, estrategias de prueba, lint y referencias numéricas.
Ejecución de cuadernos
Usa cuadernos reproducibles para ventanas de proceso, mapas de oblea, métricas de defectos, modelos sustitutos y análisis de datos inspeccionables.
Artefactos de decisión
Genera informes técnicos, tablas CSV, figuras, cuadernos, memos de compatibilidad, borradores de método e informes listos para revisión.
Síntesis lógica de código abierto
Usa Verilator y Yosys gestionados para inspeccionar avisos, jerarquía, netlists, celdas y comprobaciones.
Implementación con PDK público
Extiende diseños adecuados hacia floorplanning, colocación, ruteo, temporización, DRC/LVS y estudios RTL-a-GDS con OpenROAD.
Investigación de dispositivos y electrónica de potencia
Conecta modelos DEVSIM, circuitos ngspice, control y flujos abiertos sin confundir sus niveles de evidencia.
Disciplina de evidencia
La corrección forma parte del registro.
La calidad de producción no es ausencia de avisos, sino detenerse ante un problema real, cambiar solo lo respaldado y preservar artefactos exitosos y fallidos para auditar.
La síntesis gestionada exitosa es el trabajo Vicena lca3fe665ef84a8617eb71ce8b3b61df0f.
Verilator 5.032 superó lint; Yosys 0.52 (fee39a3284c90249e1d9684cf6944ffbbcbb8f90) terminó con cero problemas.
Se recuperaron netlist.json y netlist.v con sumas SHA-256 registradas.
El primer fallo permanece en la procedencia y el cuaderno identifica la corrección exacta de dos líneas.
Límite científico
RTL sintetizado no es un chip fabricado.
! Las 64 coincidencias proceden de un modelo de ciclos Python, no de simulación RTL gestionada ni equivalencia formal.
! Las celdas son lógica Yosys independiente de tecnología, no área de celdas estándar caracterizada.
! No se usaron PDK, biblioteca Liberty, floorplan, colocación, ruteo, extracción, STA, DRC/LVS ni análisis de potencia.
! El estudio no afirma frecuencia, cierre temporal, potencia, área física, fabricabilidad, rendimiento de silicio ni preparación para tapeout.
Empieza con tu diseño
¿Qué debería hacer tu próximo chip abierto?
Describe comportamiento y restricciones. Vicena puede estructurar el diseño, elegir el flujo abierto y mantener visible cada capa de verificación.